導(dǎo)讀：三星電子于6月30日宣布，全球首先量產(chǎn)采用環(huán)柵 (GAA) 晶體管架構(gòu)的3nm工藝節(jié)點，同時韓媒稱三星與ASML就采購高數(shù)值孔徑 (NA) EUV光刻設(shè)備已簽署協(xié)議。

  

圖：三星展示采用3nm工藝量產(chǎn)的晶圓

三星宣布，首次實施的GAA技術(shù)多橋通道FET(MBCFETTM) 突破了FinFET的性能限制，通過降低電源電壓水平來提高功率效率，同時通過增加驅(qū)動電流能力來提高性能。

與5nm工藝相比，第一代3nm工藝最高可降低45%的功耗，提升23%的性能，減少16%的面積，而第二代3nm工藝則是最高可降低50%的功耗，性能提升30%，面積減少35%。

  

圖：李在镕參觀ASML光刻設(shè)備

與此同時，韓媒公布了三星電子副會長李在镕6月赴歐成果，三星與ASML簽署了一項協(xié)議，將引進今年將生產(chǎn)的EUV光刻設(shè)備和預(yù)計明年推出的最新款高數(shù)值孔徑 (High-NA) EUV光刻機。 

與現(xiàn)有的EUV光刻設(shè)備相比，High-NA EUV光刻設(shè)備可以雕刻更精細的電路，被認為是游戲規(guī)則的改變者，將決定3nm以下工藝的市場格局。

同時，目前0.55 NA EUV光刻設(shè)備的單價估計為5000億韓元（約合26億元人民幣），售價高達現(xiàn)有EUV光刻設(shè)備的兩倍。

  

圖：0.55NA光刻機路線圖

今年早些時候，英特爾宣布已簽署合同，購買5臺這種設(shè)備，用于2025年生產(chǎn)1.8nm芯片。臺積電也在6 月16日公開表示，將在2024年全球首次將0.55 NA EUV光刻設(shè)備引入其工藝。

報道還指出，李在镕歐洲此行的目的除確保下一代High-NA EUV光刻設(shè)備合作外，還在爭取目前正在生產(chǎn)的新一代EUV設(shè)備的產(chǎn)能。據(jù)悉，ASML今年只能生產(chǎn)50臺左右的EUV設(shè)備，交貨周期為18個月。

據(jù)報道，三星電子已獲得計劃于今年生產(chǎn)的55臺EUV光刻設(shè)備中的18臺，這意味著該公司今年僅在EUV光刻設(shè)備上就將投資超過4萬億韓元（約合208億元人民幣）。